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dc.contributorCamacho Nieto, Oscar
dc.creatorVillar Briones, Alejandro
dc.date2012-09-11T23:47:46Z
dc.date2012-09-11T23:47:46Z
dc.date2003
dc.date.accessioned2012-10-08T21:15:37Z
dc.date.available2012-10-08T21:15:37Z
dc.date.issued2012-10-08
dc.identifierhttp://www.repositoriodigital.ipn.mx/handle/123456789/6875
dc.identifier.urihttps://repositorio.leon.uia.mx/xmlui/123456789/94523
dc.descriptionAl detectar las causas que limitan el rendimiento de un procesador superescalar, se estudian y se proponen técnicas con el afán de resolver dicha problemática. En esta tesis se proponen varios modelos con la finalidad de resolver los problemas como la reducción de la latencia del sistema de memoria, por medio de la disminución de la tasa de fallos (enfocándose en el nivel más cercano al procesador de la jerarquía de memoria, caché de datos). El diseño de una memoria que conjunte las ventajas de los modelos de memoria de mapeo directo y asociativa, al tener un tiempo de acceso y un porcentaje de error bajos. Detección de operaciones redundantes, y su eliminación de la ventana de instrucciones, tales como el número exagerado de comparaciones que se hace en busca de receptores, dentro de la ventana, para un dato recién generado por las unidades funcionales. Proponiendo diferentes modelos de comparación selectiva y dirigida a los potenciales receptores del dato, dando solución a las dependencias de datos en la ventana de instrucciones. // When detecting the causes that limit superscalar processor’s performance, it’s possible to study them and propose techniques to set out to solve the problematic. In this thesis, we present several models with the purpose of solving the problems like the reduction of the latency of the memory system, by means of the diminution of the failure rate (focusing in the level closest to the processor of the memory hierarchy, cache of data). One of the models is the design of a memory that combines the advantages of the models of associative memory and direct mapped memory, and it has a low percentage and access time of error. Detection of redundant operations, and its elimination of the window of instructions, such as the exaggerated number of comparisons that become in search of receivers, within the window, for a data just generated by the functional units. Proposing different models from comparison selective and directed to the receiving potentials of the data, giving solution to the dependencies of data in the window of instructions. vii
dc.descriptionMaestría en Ciencias de la Computación
dc.descriptionInstituto Politécnico Nacional. CIC
dc.languagees
dc.publisherInstituto Politécnico Nacional. Centro de Investigación en Computación
dc.subjectMicroprocessors - Design and construction
dc.titleDetección, predicción y ejecución de operaciones redundantes para incrementar el rendimiento de un microprocesador
dc.typeThesis


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